Тема 3. Архітектура основної пам’яті комп’ютера

3. Принцип дії динамічної пам’яті

Адреса пам’яті містить відомості для вибору: байта, банку (банк пам’яті – комплект мікросхем або модулів, які забезпечують розрядність збережуваних даних, що потрібна для даної системи), рядка і стовпця. Вони надходять в один із портів контролера ОЗП, трансформуються в дві адреси - рядка і стовпця, які по шині МА потрапляють у DRAM (рис. 6) з деяким проміжком часу (∆Т1 на рис. 7). Контролер пам’яті оснащений портом для обміну даними з процесором і ще одним портом — для обміну з пристроями введення-виведення на системній шині. Рис. 6. Один з варіантів взаємодії з підсистемою пам’яті Оскільки запитів для обміну багато, на вході підсистеми є арбітр. Він під’єднує до пам’яті пристрої відповідно до пріоритетів. Шина між процесором і контролером ОЗП — FSB (Front Side Bus) — тактується системними синхроімпульсами. Кожний з елементів адресної групи стробується імпульсами сигналів керування RAS# (Row Address Strobe) - адреса рядка і CAS# (Column Address Strobe) – адреса стовпця (рис. 7). Сигнал вибору Центральний процесор КЕШ – пам’ять L2 Шина процесора Контролер управління шинами процесора та PCI, контролер КЕШ– пам’яті та DRAM DRAM Буфер даних Адреса, управління Адреса, управління RAS#, CAS#, MA, WE# КЕШ–пам’ять L2 Дані Дані Пристрої на шині PCI 10 мікросхеми CS# (Crystal Select) дозволяє роботу ІМС і використовується для вибору певної мікросхеми в системах, які складаються з декількох ІМС. Вхід WE# (Write Enable - дозвіл запису) визначає вид операції, яка виконується (зчитування або запис). При відсутності даних у кэш, доступ до ОЗП можна представити так: за час першого і другого тактів синхронізації із шини FSB у контролер ОЗП направляються керуючі й адресні сигнали (# у сигналі свідчить про те, що його активний рівень — низький). Сигнали аналізуються і керують логікою ОЗП. Два-три (залежно від якості DRAM) синхроімпульси витрачаються на запуск схеми дешифрації і вибір відповідного рядка. При доступі до шин рядків активізується числова шина, і всі ЗЕ у даному рядку читаються. На розрядні шини надходять відповідні потенціали від конденсаторів. Т доступу Цикл читання Δ Т1 RAS1# CAS1# рядок 1 стовпчик 1 Цикл читання Δ Т1 RAS2# CAS2# рядок 2 стовпчик 2 RAS# СAS# МА WE# DATA Рис. 7. Часова діаграма циклів доступу до ОЗП На активізацію шин стовпців, під’єднання розрядних шин до буфера даних і витягнення із ЗЕ пам’яті даних також потрібно два-три такти синхронізації. Ще один такт іде на доставку даних у буфер даних DRAM. По такту витрачається на доставку даних у контролер ОЗП і далі — у процесор. Таким чином, за один цикл звертання до пам’яті система генерує взагалі 9—11 тактів синхронізації. 11 При читанні даних варто врахувати ще два такти, що витрачаються на відновлення заряду ЗЕ. Динамічна пам’ять енергозалежна і вимагає періодичного поповнення енергії в паразитних ємностях, що реалізується стандартною процедурою регенерації. Ця апаратна процедура ініціюється інтервальним таймером кожні 15,6 мкс. (рис. 8) і виконується через канал регенерації динамічної пам’яті (РДП). Для регенерації використовуються тільки строби RAS#, а строби CAS# у процесі не беруть участі. Протягом цього часу, який називається кроком регенерації, у DRAM перезаписується цілий рядок ЗЕ. Так, протягом 8—64 мс. обновляються всі рядки пам’яті. Для перезапису ЗЕ ОЗП досить перебирати рядок за рядком і виконувати «фіктивну» (без виведення даних на магістраль даних пам’яті) команду читання. У цьому випадку кожен ЗЕ рядка перезапишеться через схему перезаряджування, а дані не потраплять у буфери виходу даних. SYS CLK Регенерація рядка № 00 Робочий час системи Регенерація рядка № 01 Робочий час системи Регенерація рядка №(N-1) Повний час регенерації рядків, включаючи час DRAM ( 8-64 мс) Крок регенерації 15,6 мкс Рис. 8. Часова діаграма регенерації динамічної пам’яті Шина даних знаходиться у високоімпедансному стані. На модифікацію ЗЕ при читанні витрачається два такти синхронізації. Очевидно, що процедура регенерації пам’яті (у класичному варіанті) «гальмує» роботу системи, оскільки в цей час обмін даними з ОЗП неможливий. Регенерація, заснована на звичайному перебиранні рядків (незалежно від послідовності), у сучасних типах DRAM не застосовується. Існує кілька економічних варіантів цієї процедури — розширений, пакетний, розподілений і ін. 12 Архітектурні і технологічні рішення дозволяють мінімізувати в DRAM тимчасові затримки (латентність). Досягається це використанням сторінкової пам’яті і інтерліву. Сторінка – це логічна категорія, що існує для зручності звертання. Пам’ять розбивається на парну кількість банків, що складаються зі сторінок малого обсягу. При кожному звертанні контролер пам’яті генерує адресні елементи для доступу до рядків і до стовпців. Між цими операціями існує часовий «зазор» (∆Т1), який, накопичуючись, приводить до високої латентності. Доступ до пам’яті в режимі швидкого сторінкового обміну FPM (Fast Page Mode) дозволяє мінімізувати ці втрати. Часовий виграш при доступі до ОЗП в режимі FPM полягає в тому, що затримки (∆Т1) виникають лише при першому доступі до комірок сторінки. Витрати часу на перше звертання до ОЗП не залежать від типу DRAM, — це слабке місце динамічної пам’яті. Усі наступні звертання до стовпців сторінки виконуються на вже обраній адресі рядка (відкритому рядку). Таким чином, адреса рядка активна протягом усіх циклів доступу до рядка пам’яті, а адреси стовпців стробуються імпульсами CAS# щоразу, коли в цьому є необхідність. Інтерлів, або чергування банків — це режим роботи, який використовується всіма модулями динамічної пам’яті. Як відомо, кожне наступне звертання до DRAM можливе лише після завершення перехідних процесів у ЗЕ. У пам’яті з інтерлівом кожен наступний рядок вибирається в новому банку, що дозволяє ЗЕ рядка з попереднього банку відновлювати свої кондиції. Збільшення кількості банків пам’яті, що обираються послідовно, сприяє зниженню тимчасових втрат, зв’язаних з перезаряджанням ємностей.